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标签: endmodule
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- module andd(A,B,Q); output Q ; input A,B; reg Q; always @(A,B)if(A==0)if(B==0)Q=0; else Q=1;endmodule其中，else Q=1;与哪句语句对应：
- module andd(A,B,Q); output Q; input A,B; reg Q; always @(A,B)if(A==0)begin if(B==0)Q=0; end else Q=1;endmodule其中，else Q=1;与哪句语句
- module CNT4(CLK,Q);（）output [3:0] Q; input CLK;reg [3:0] Q ;always @(posedge（）)Q = Q+1 ; endmodule
- module CNT4(CLK,Q);（）output [3:0] Q; input CLK;reg（）Q1 ;（）always @(posedge CLK)Q1 = Q1+1 ;assign Q = Q1;（）endmodule空格处应该填入：