module andd(A,B,Q); output Q ; input A,B;  reg Q; always @(A,B)if(A==0)if(B==0)Q=0; else  Q=1;endmodule其中,else  Q=1;与哪句语句对应:

module andd(A,B,Q); output Q ; input A,B;  reg Q; always @(A,B)if(A==0)if(B==0)Q=0; else  Q=1;endmodule其中,else  Q=1;与哪句语句对应:

A.always @(A,B)

B.if(A==0)

C.if(B==0)Q=0;

D.endmodule

正确答案:if(B==0)Q=0;

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