module cnt32(input clk,（）output reg[31:0] q);always @(posedge clk)q = q 1'b1;endmodule上述HDL程序是用什么语言写的？
A.C
B.Java
C.Verilog
D.VHDL
正确答案：Verilog
module cnt32(input clk,（）output reg[31:0] q);always @(posedge clk)q = q + 1'b1;endmodule上述HDL程序是用什么语言写的？
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