设计同步时序逻辑电路时，若有两个状态等价，可以只保留这两个状态中的一个。
A.正确
B.错误
正确答案：A
设计同步时序逻辑电路时，若有两个状态等价，可以只保留这两个状态中的一个。
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当TTL触发器的异步复位端`RD=0、异步置位端`SD=1时，则触发器的输出状态Qn+1应为（）。
已知某时序逻辑电路共有9个状态，且这9个状态中没有多余的状态，则至少需要（）个触发器完成该电路的设计。
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