首页 / 百科 / 内容详情 不完整的条件语句的描述,是Verilog描述时序电路的途径之一。 2022-05-01 3次阅读 描述 时序 语句 不完整的条件语句的描述,是Verilog描述时序电路的途径之一。 A.正确B.错误正确答案:正确 Verilog默认,else与最近的没有else的if相关联。 Y1 = A^D;Y2 = ;6 A E | C;这两句语句的执行过程是,在第一条语句“Y1 = A^D;”被执行后,要延时6个时间单位才能执行第二条语句。 猜你喜欢 以下关于儿童眼睛特点的描述正确的是: 关于巯基-烯、炔反应体描述不正确的是 下列对药物经皮递药系统的特点描述错误的是() 以下对辛亥革命的描述,正确的是() 对可屏蔽中断源描述不正确是()。